統合と通信

Neural Decision Processor（NDP）の性能は、より大きなシステムに効果的に統合された場合にのみ実現されます。セクション5.2では、高効率シリコンと最終製品の間の橋渡しを探求します。「チップレベル」の視点からシステムレベルの視点へのシフト、つまりインテリジェンスがどのようにパッケージ化されるか、ホストコントローラーとどのように通信するか、デバイス全体の電力ダイナミクスをどのように管理するかに焦点を当てます。

A. ハードウェア階層：シリコンからシステムへ エッジAIの統合には、3つの異なるハードウェアインタラクション層のバランスが必要です：

1. センサー入力: マイクロフォン（PDM/I2S）またはモーションセンサー（SPI/I2C）からNDPへの高速データフローの管理。

2. モジュール（SOM）: TML120を使用して物理的な実装を簡素化し、安定した電力供給とクロッキングを確保します。

3. ホスト通信: NDP「ゲートキーパー」とプライマリアプリケーションプロセッサ（AP）の間に信頼できるコマンドアンドコントロールリンクを確立します。

B. 「割り込み駆動」哲学

eFabric™ 統合の核心原則はWake-on-Patternメカニズムです。従来の「ポーリング」アーキテクチャでは、メインCPUがセンサーデータを常にチェックするために起動し続けており、これは大量のエネルギー消耗です。

• 統合戦略: NDPは自律的なペリフェラルとして統合されます。完全に独立してデータストリームを処理します。

• トリガー: ニューラルネットワークのマッチが事前定義された信頼度閾値を超えた場合にのみ、NDPが物理的な**割り込みピン（IRQ）**を切り替えます。この信号はホストコントローラーをディープスリープから起こす「肩を軽く叩く」として機能します。

C. プロトコル選択：SPI対UART

統合は「ワンサイズフィットオール」なプロセスではありません。製品の要件に応じて、eFabric™ ハードウェアは複数の通信モードをサポートします：

• SPI（シリアルペリフェラルインターフェース）: 高速ファームウェアローディングおよびホストがさらなる分析のためにNDPから生の特徴データを抽出する必要がある場合に使用されます。

• UART（ユニバーサル非同期レシーバー-トランスミッター）: シンプルな低帯域幅コマンド交換とステータス更新に好まれ、PCBに必要なトレース数を最小化します。

デューティサイクル（D）

総システム電力節約を計算するために、エンジニアはホストプロセッサのデューティサイクルを使用します。ホストが総期間Tの中でtonだけ起動している場合：

$$D = \frac{t_{on}}{T}$$

NDPを使用することで、tonは関連するイベントが発生した瞬間のみに削減され、通常Dを95%以上削減します。

総システム電力 $(P_{sys})$

$(P_{sys})$は、動作デューティサイクルに基づくホストのアクティブ状態とディープスリープ状態での消費電力の重み付き合計として計算される総平均システム電力消費量を表します。

$$P_{sys} = (D \times P_{active}) + ((1 - D) \times P_{sleep})$$

💡ハードウェアデカップリング

「常にNDPを別個の電力ドメインとして扱ってください。これにより、NDPが専用の低漏れLDO（低ドロップアウトレギュレーター）で動作し続ける間、システムの残りの部分への電力を完全にシャットダウンできます。」

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システムオンモジュール（SOM）アプローチ：TML120

NDPシリコンがエンジンである一方、TML120はデプロイメントを実用的にする乗り物です。高速ニューラル処理ボードをゼロから設計する（「チップダウン」設計）には、複雑な信号整合性の課題と長い認証サイクルが伴います。TML120は事前検証済みで量産対応の**システムオンモジュール（SOM）**を提供することでこの摩擦を排除します。

A. なぜモジュールを使うのか（市場投入までの時間）

SOMアプローチを採用することで、開発者は高速PCBレイアウトの細かい点よりもアプリケーションロジックに集中できます。

• 統合信号整合性: TML120はNDPとその専用フラッシュメモリ間の重要な高速ルーティングを内部で処理します。これにより、カスタム設計を悩ませることが多いタイミングエラーや電気ノイズが防止されます。

• 設計リスクの低減: 電源シーケンスとクロッキングがモジュールに「焼き込まれて」いるため、プロトタイピングフェーズでのハードウェア障害のリスクがほぼ排除されます。

• 簡素化された部品表（BOM）: 複数のコンポーネント（NDP、フラッシュ、オシレーター、LDO）を調達する代わりに、エンジニアは1つの部品であるTML120を調達するだけです。

B. オンボードリソースのシナジー

TML120は単なるキャリアではなく、すべてのコンポーネントがNDP向けに調整されたバランスのとれたエコシステムです：

• メモリマッチング: オンボードフラッシュはその低電力読み取り特性に基づいて特別に選択されており、「ウェイトローディング」（ニューラルネットワークをゲートに取り込む）が電力予算を急騰させないようにします。

• 物理的密度: わずか数ミリメートルで、TML120は驚くほどの**「1平方ミリメートルあたりのインテリジェンス」**を提供し、ヒアラブル、リング、またはコンパクトな産業用プローブなどのスペース制約のあるデバイスに最適です。

C. 量産への道

多くのeFabric™ユーザーにとって、TML120は永久的な解決策です。完全に認証済み（FCC/CE/RoHS）であり、最終製品は個別のチップ設計に必要な多くの高価で時間のかかる無線および放射テストをバイパスできます。

💡スケーリング戦略

「MVP（最小実行可能製品）にTML120を使用してください。これにより、数週間以内に「Always-On」機能と電力ベンチマークを証明できます。チップダウン設計は百万ユニット規模でわずかなコスト削減につながるかもしれませんが、TML120はそれまでのすべてのエンジニアリング時間を節約し、認証コストを削減します。」

モジュール効率: 統合効率 ($\eta_{int}$) を節約されたPCB面積（$A_{saved}$）と削減されたコンポーネント数（$C_{red}$）の関数として定義できます。

$$\eta_{int} = \frac{A_{saved} + C_{red}}{\text{Design\_Time}}$$

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ホストコントローラーとのインタラクション：UARTとSPIプロトコル

TML120がパターンを識別すると、その発見をシステムの残りの部分に通信する必要があります。モジュールは自律的な「インテリジェントペリフェラル」として機能し、標準シリアルプロトコルを通じてプライマリホストコントローラー（アプリケーションプロセッサ）とインタラクションします。SPIとUARTの選択は、必要なデータスループットとインタラクションの複雑さによって異なります。

A. SPI（シリアルペリフェラルインターフェース）：高速リンク

SPIはeFabric™ ライフサイクルの初期化と大量データ交換フェーズで使用されるプライマリインターフェースです。

• ファームウェアとモデルのローディング: ニューラルネットワークモデルは数百キロバイトになることがあるため、SPIの高クロック速度（多くの場合20MHzまで）はNDPを素早く「ブート」するために不可欠です。

• 特徴抽出: 一部の高度なユースケースでは、ホストがNDPの「見ているもの」を「覗き見」したい場合があります。SPIにより、ホストはシステムをボトルネックにすることなく二次分析のために生スペクトル特徴やメルスペクトログラムデータを取得できます。

• マスター/スレーブダイナミック: 通常、ホストコントローラーがSPIマスターとして機能し、TML120はアドレス指定された時のみ応答するスレーブとして機能します。

B. UART（ユニバーサル非同期レシーバー-トランスミッター）：コマンドリンク UARTは多くの場合、よりシンプルな低帯域幅通信やデバッグ目的で使用されます。

• 結果報告: アプリケーションがどのキーワードが検出されたかを知るだけでよい場合（例：「Hey Siri」の場合「ID 1」）、シンプルなUART文字列またはバイトが最もピン効率の高い方法です。

• 簡素化されたルーティング: UARTは2本のワイヤー（TX/RX）のみを必要とし、4ワイヤーSPIバスのルーティングが物理的に困難なスペース制約のあるPCBに最適です。

• 非同期アラート: マスターがスレーブを「ポーリング」する必要があるSPIとは異なり、ホストのRXバッファがアクティブであれば、イベントが発生するとすぐにUARTがデータのバーストを送信するように設定できます。

C. プロトコル選択マトリクス

ハードウェアの適切な「言語」を選択するには、特定のアプリケーションニーズによって異なります：

機能	SPI（推奨）	UART
データレート	高（マルチMbps）	低（通常115.2 kbps）
主な用途	モデルのローディング / 特徴ストリーミング	コマンド & コントロール / デバッグ
ピン数	4本のワイヤー（+ 割り込み）	2本のワイヤー（+ 割り込み）
複雑さ	中程度	低

「ハンドシェイク」メカニズム: プロトコルに関係なく、統合において最も重要なピンは**IRQ（割り込みリクエスト）**です。TML120はこのピンを使用してホストに信号を送ります：「伝えることがあります。」 これにより、ホストがSPIまたはUARTバスを常に「ポーリング」するためにエネルギーを無駄にする必要がなくなります。

転送時間 ($t_{transfer}$):
クロック周波数$f_{clk}$でサイズ$S_{model}$のモデルをロードするために必要な時間を計算するには：

$$t_{transfer} = \frac{S_{model}}{f_{clk} \times \text{bus\_width}}$$

ボーレート計算（UART）: UARTインターフェースでデータが送信される速度：

ボーレート $\frac{f_{osc}}{16 \times (UBRR + 1)}$。

• $f_{osc}$ オシレーター周波数. システムクロックの周波数（ヘルツ単位）、例：16MHz。
• UBRR（UART ボーレートレジスタ）: ハードウェアレジスタに実際にプログラムする整数値。

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電力プロファイルとトリガーメカニズム

eFabric™ ハードウェアアーキテクチャの究極の目標は、エンドデバイスのバッテリー寿命を最大化することです。これを達成するには、TML120が環境に基づいてさまざまな「電力プロファイル」を遷移する洗練された電力管理戦略が必要です。自律的なトリガーメカニズムを使用することで、高電力コンポーネントが絶対的に必要な場合にのみアクティブになることを確保します。

A. 電力状態の階層 TML120は3つの主要モードで動作し、それぞれが内部ブロック（DSP、ニューラルエンジン、管理コア）のどれがアクティブかによって定義されます： ディープスリープ（スタンバイ）: ニューラルエンジンは電源が切られ、管理コアのみがウェイクアップ信号を待っています。電流引き込みは一桁マイクロアンペアの範囲です。

1. Always-On監視（推論モード）: DSPがアクティブで、データをニューラルエンジンにストリーミングしています。チップはリアルタイムで「考えて」いますが、特殊な低電力状態に留まっています。電流引き込みは通常150µAです。

2. アクティブ通信（ホストアラート）: 検出が発生すると、高速インターフェース（SPI/UART）が有効になってホストに警告します。これが最も高い電力状態ですが、わずか数ミリ秒しか続きません。

B. トリガーロジック：「信頼度が閾値を超える」 トリガーはバイナリプロセスではなく、確率的なものです。「誤検知」によるバッテリー寿命の無駄を防ぐために、eFabric™はマルチステージトリガーメカニズムを使用します：

• ステップ1：ニューラルスコア: NDPがデータを処理すると、各フレームの「信頼度スコア」を生成します。

• ステップ2：閾値フィルター: 特定の閾値（例：0.85の信頼度）を定義します。スコアがこれを下回ると、NDPは沈黙を保ちます。

• ステップ3：マッチウィンドウ: ランダムなノイズスパイクからのトリガーを避けるために、割り込みを発生させる前に特定のウィンドウ内で複数の高信頼度フレーム（例：5フレームのうち3フレーム）を必要とするようにシステムを設定できます。

C. 総システム電力分析

eFabric™ 統合の成功を計算する際、エンジニアはシステム電力削減比率（$R_{pwr}$）を見ます。これは従来の「Always-On CPU」設計と「NDPゲートキーパー」設計を比較します：

$$R_{pwr} = \frac{P_{CPU\_Always}}{P_{NDP\_Always} + (D \times P_{CPU\_Active})}$$

• D（デューティサイクル）: メインCPUが実際に起動している時間の小さな割合。
• 結果: ほとんどのアプリケーションでRpwrは100倍を超え、TML120のトリガーロジックを使用することでバッテリーが100倍長持ちします。

📊データインサイト：「静かな部屋」効果

「バックグラウンドノイズが低い環境では、NDPは適応的電力スケーリングと呼ばれるさらに低い電力状態に入ることができます。この状態では、周囲のノイズレベルが上昇するまで内部クロック周波数を下げ、バッテリーからさらにミリワットを絞り出します。」

💡誤トリガー軽減

「環境ノイズ（ファンなど）によりデバイスがトリガーしすぎる場合、単に閾値を上げないでください。訓練中にバックグラウンドノイズインジェクション（セクション4.2.3）を使用して、NDPがその特定の電力プロファイルを無視するように教えてください。」